Coo1Runner-Ⅱ器件实现CPU接口和寄存器模块
发布时间：2008-09-19 08:53:54阅读：662
此接口实现CPU对CPLD寄存器的访问，CPLD与PXA270的静态存储器接口相连，工作在16位VLIO模式下。此接口工作在104 MHz(CPU时钟)，CPU片选、写使能和读使能信号被用来解码CPU周期。CPU地址位A9被用来区分是当前要访问CPLD寄存器，还是SRAM。当A9=0时。访问CPLD寄存器；当2A9=1时，访问SRAM。
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